Estudo das capacitâncias de porta em transistores MOS sem junção

Abstract

Este trabalho consiste em apresentar e analisar o comportamento das capacitâncias de porta de um transistor sem junção (JNT). Os transistores sem junção apresentam uma estrutura semelhante aos transistores FinFET. A única diferença entre eles está relacionada com a forma em que as regiões de fonte, canal e dreno estão dopadas. Nos transistores FinFETs, tem-se que as regiões de dreno e fonte estão dopadas com a mesma quantidade e o mesmo tipo de portadores, enquanto que na região de canal a quantidade e o tipo de impureza no silício são diferentes. Já nos transistores sem junção, não há diferença entre o tipo e a quantidade de dopantes ao longo de toda a estrutura, isto é, as regiões de fonte, canal e dreno estão dopadas com o mesmo elemento químico e com a mesma concentração de portadores. Para que estes dispositivos funcionem adequadamente, faz-se necessário que a concentração de portadores seja muito maior nos JNTs do que nos transistores SOI MOSFETs. O aumento da concentração de dopantes na estrutura reduz a profundidade máxima de depleção dos transistores sem junção e, consequentemente, faz-se necessário reduzir a espessura da camada de silício para que estes estejam totalmente depletados quando o dispositivo estiver desligado. Além disso, a função trabalho da porta também tem um papel importante nos JNT que permite que o dispositivo esteja ligado ou desligado. Como o transistor sem junção apresenta a mesma concentração de dopantes ao longo de toda sua estrutura, seu modo de operação ocorre quando há o acúmulo de cargas na região de canal, operando em modo acumulação, o que os tornam diferentes dos FinFETs que operaram em modo inversão.Os JNTs apresentam algumas vantagens perante aos dispositivos que operam em modo inversão tais como, facilidade no processo de produção de dispositivos com dimensões reduzidas devido à inexistência de junções, redução do efeito de canal curto já que o dispositivo requer maior redução na espessura do silício e menor corrente de fuga. Com o propósito de estudar as capacitâncias obtidas nestes transistores, o modelo de um transistor sem junção semelhante aos dispositivos FinFETs é utilizado para analisar o comportamento capacitivo da estrutura através do uso do simulador Synopsys Sentaurus, onde são simuladas várias curvas de capacitâncias com diferentes dimensões, para que seja possível obter algumas conclusões pertinentes ao dispositivo. Nota-se que, da mesma forma como ocorrem com os transistores SOIMOSFETs, as capacitâncias de porta nos JNTs apresentam um comportamento similar à estes, porém observa-se uma grande dependência com a variação da concentração de dopantes utilizada nos dispositivos, bem como uma grande dependência com o óxido de porta gerando resultados bastante interessantes. Além disso, pode-se verificar a dependência tridimensional da estrutura com os resultados obtidos nas simulações. Com o aumento da espessura do óxido de porta acompanhado da redução das dimensões do transistor, faz-se necessário o uso de um fator de correção para que seja possível considerar o efeito de canto numa estrutura JNT e, consequentemente considerá-la nas análises das curvas de capacitância. As capacitâncias intrínsecas presentes nos transistores sem junção operam de forma semelhante aos transistores SOI MOSFETs em modo acumulação. Portanto, o valor de Cgs não atinge o valor de 2/3 da capacitância de óxido como ocorre nos transistores SOI totalmente depletados. Já o valor de Cgd é zero quando o transistor opera na região de triodo, aumentando ao seguir para a saturação, se aproximando do valor de Cgs. Os resultados obtidos experimentalmente puderam demonstrar significativamente a análise perante as simulações devido à similaridade entre as curvas obtidas.

This work aims to present and analyze the behavior of the gate capacitances of a Junctionless Nanowire Transistors (JNT). Junctionless transistors have a structure similar to FinFET transistors. The only difference is according to the manner that the regions of source, channel and drain are doped. In the FinFETs transistors, the drain and the source regions are doped with the same quantity and the same type of carriers, while in the channel region of the quantity and type of impurities in silicon are different. In a junctionless transistors there is no difference between the type and amount of doping concentration throughout the structure, i.e., the regions of source, drain and channel are doped with the same chemical element with the same carrier concentration. For these devices work properly, it is necessary that the carrier concentration is a big deal higher than the JNTs SOI MOSFET transistors. The increasing doping concentration in the structure reduces the maximum depletion depth of the junctionless transistor and, therefore, it is necessary to reduce the thickness of the silicon for they work in a fully depleted way when the device is in a turned off state. Furthermore, the work function of the gate also has an important role in JNT that allows the device is turned on or off. As a junctionless transistor has the same doping concentration over its entire structure, the operation mode occurs when the charge in the channel region accumulates operating in accumulation mode, which makes them different from FinFETs that operated in iversion mode. The JNT presents some advantages before the devices operating in inverse mode such as an ease production of the devices with reduced dimensions with the absence of junctions, reduction of the short channel effect as the device requires a greater thickness reduction of silicon and, lower leakage current. In order to study the capacitances obtained in these transistors, the model of an junctionless transistor similar to FinFETs devices is used to analyze the capacitance behavior of the structure by using the simulator Sentaurus Synopsys, where various capacitance curves are simulated with different dimensions for getting some relevant devices conclusions. It is possible to notice that, in the same way as occurs with SOIMOSFETs transistors, the gate capacitances of the JNTs exhibit a similar behavior as the other one, however there is a great dependence on the variance of the doping concentration used in devices as well as a large dependence on the gate oxide generating interesting results. Furthermore, it is possible to see the dependence of three-dimensional structure with the simulation results. With the increasing of the gate oxide thickness accompanied by the reduction of the dimensions of the transistor, it is necessary to use a correction factor to be able to consider the corner effect in a JNT structure and, therefore to consider it in the analyses of the capacitance curves. The intrinsic capacitances present at the junctionless transistors operate similarly to the SOI MOSFET transistors in accumulation mode. Therefore, the value of Cgs does not reach a value of 2/3 of the capacitance oxide as occurs in fully depleted SOI ransistors. On the other hand, the value of the Cgd is zero when the transistor operates in the triode region, ncreasing when it follows to the saturation value approaching Cgs. The experimental results were able to demonstrate significant analysis before the simulations due to the similarity between the curves obtained.