Implementação do modelo contínuo estático e dinâmico de nanofios transistores MOS sem junções usando linguagem Verilog-A para projeto de circuitos CMOS

Abstract

Este trabalho tem como objetivo a implementação do modelo analítico estático e dinâmico do transistor MOS sem junções, proposto por Trevisoli et al. em linguagem VERILOG-A para utilização em simuladores do tipo SPICE. Esta linguagem foi selecionada por permitir a portabilidade do código entre simuladores de circuitos e ter surgido de fato como o padrão para este tipo de aplicação. O modelo implementado foi comparado com os dados utilizados pelo autor do modelo para validação do código. Foi verificado a correlação esperada entre ambas implementações com a comparação de diversos transistores variando o comprimento e largura de canal e concentração de dopantes, realizando-se simulações variando as tensões de porta e dreno com o coeficiente de correlação de Pearson ?? = 1. Também são utilizados os resultados de simulações numéricas tridimensionais a fim de validar a implementação do modelo proposto quanto a sua capacidade de descrição do funcionamento dos transistores, que foi feito para 1µm e 100nm de comprimento de canal variando-se as tensões de porta e dreno com menor ?? = 0,9982. O modelo também foi validado para o uso com transistores pMOS por meio de simulações numéricas tridimensionais com transistor de canal longo, de 1µm de comprimento variando-se as tensões de forma similar, obtendo-se ?? = 0,9995. Foi observado ótima correlação em todos estes testes, validando a implementação estática. Por fim, foi implementado o modelo dinâmico, permitindo a obtenção das 16 capacitâncias intrínsecas e possibilitando a implementação de um modelo de pequenos sinais. O modelo foi testado com os dados do autor do modelo obtendo ?? = 0,9997. Nas comparações com simulações numéricas tridimensionais foram obtidos ?? = 0,9897 . Foi observado ótima correlação em todos estes testes, validando a implementação dinâmica.

This work aims to implement the static and dynamic analytical model of the junctionless nanowire transistor, proposed by Trevisoli et al. in language VERILOG-A for usage in SPICE simulators. This language was selected because it allowed code portability between circuit simulators and became the standard for this type of application. The implemented model was compared with the data used by the author of the model for validation of the code. The expected correlation between the two implementations was verified with the comparison of several transistors varying the length and width of channel and dopant concentration, realizing simulations varying the gate and drain voltages, obtaining the Pearson correlation coefficient ?? = 1. It is also used the results of three-dimensional numerical simulations to validate the implementation of the proposed model for its ability to describe the operation of the transistors, which was done with 1µm and 100nm of channel length, varying the voltages of gate and drain, obtaining ?? = 0,9982. The model was also validated for use with pMOS transistors using three-dimensional numerical simulations of long-channel transistor with 1µm in length, varying the tensions in a similar way, obtaining ?? = 0,9995. Was observed a good correlation in all these tests, validating the static implementation. Finally, the dynamic model was implemented, allowing the acquisition of the 16 intrinsic capacitances and enabling the implementation of a small signal model. The model was tested with the data of the author of the model obtaining ?? = 0,9997. In the comparisons with three-dimensional numerical simulations, an ?? = 0,9897 were obtained. Was observed a good correlation in all these tests, validating the dynamic implementation.