Diseño de recuperador de datos y reloj adaptivo a jitter
Description
Se presenta el desarrollo de un módulo recuperador de reloj y datos (CDR) adaptivo al jitter operando a 800MHz, que será parte de un sistema en chip de señal mixta con tecnología BiCMOS de 130nm. El flujo de diseño completo de un sistema en chip es descrito e incluye el diseño lógico, la síntesis lógica, síntesis física, verificación y generación de archivos para manufacturarlo por MOSIS. El módulo CDR usa 8 señales de reloj producidas por un módulo PLL integrado al sistema en chip y recupera con estas los datos generados por un módulo LFSR también integrado, o bien por una señal externa. El desarrollo del módulo se realizó en lenguaje Verilog junto con las herramientas CAD de CADENCE que involucran RTL Compiler, EDI Encounter y Virtuoso. Por otro lado, la verificación fue realizada mediante la herramienta Simvision. Los resultados de la recuperación de datos y reloj son presentados a través de señales de simulación y se incluye también la evidencia del flujo completo de diseño y los archivos necesarios para replicarlo.Consejo Nacional de Ciencia y Tecnología