| dc.contributor | Mendoza Castellanos, Kristell Roció | |
| dc.date | 2021 | |
| dc.date.accessioned | 2024-06-20T21:16:32Z | |
| dc.date.available | 2024-06-20T21:16:32Z | |
| dc.identifier | http://biblio3.url.edu.gt/publiwevg/2021/02/10/Mendoza-Kristell.pdf | |
| dc.identifier | URL01000000000000000240223 | |
| dc.identifier | (Aleph)000240223URL01 | |
| dc.identifier | alma:502URL_INST/bibs/990002402230107696 | |
| dc.identifier | https://crailandivarlibrary.alma.exlibrisgroup.com/discovery/delivery/502URL_INST:502URL/1285635190007696 | |
| dc.identifier.uri | https://hdl.handle.net/20.500.12032/143555 | |
| dc.description | El objetivo del proyecto fue el desarrollo de la arquitectura para el uso de un acelerador por hardware utilizando la arquitectura ZYNQ de XILINX empleando la placa comercial PYNQ-Z1; la cual, cuenta con un marco de código abierto para el desarrollo de sistemas embebidos. A su vez, debido a que cuenta con un procesador ARM de doble núcleo y lógica programable en el mismo chip, brinda la capacidad de utilizar la FPGA como acelerador de hardware y mejorar la conexión de bus entre el CPU y la FPGA. Para este desarrollo se utilizó como herramienta: el paquete de software VIVADO el cual brinda las capacidades de crear, sintetizar, implementar y simular proyectos en código VHDL, Verilog o System Verilog para FPGA y el entorno de Jupyter Notebook el cual permite ejecutar el Overlay con la lógica programable de la FPGA. Finalmente se observó la transmisión de datos mediante el uso de tres interfaces: AXI4, AXI4-Lite y AXI4-Stream | |
| dc.description | Modo de acceso: Internet | |
| dc.description | Tesis de Grado | |
| dc.description | Tesis Licenciatura (Ingeniería en Electrónica y Telecomunicaciones) URL, Facultad de Ingeniería | |
| dc.language | spa | |
| dc.language | spa | |
| dc.language | spa | |
| dc.title | Diseño de una arquitectura ZYNQ para un acelerador por hardware utilizando la metodología PYNQ | |
| dc.type | software, multimedia | |
