Codificador RS(255,k) en hardware reconfigurable orientado a radio cognitivo
Codificador RS (255,k) em hardware reconfigurável orientado ao rádio cognitivo
Descrição
Este artigo a presenta a configuração paramétrica de um codificador Reed Solomon mediante linguagem descritora de hardware VHDL, voltada para aplicações de rádio cognitivo, sobre dispositivos FPGA, os quais suportam a reconfiguração do hardware. Por meio de um módulo deseleção de parâmetros projetado em VHDL e de uma arquitetura modular, com concatenação de etapas e sinais habilitadores, é possível configurarno hardware o número de símbolos de informação nos RS (225,k), pois são codificadores amplamente manejados nos diversos protocolos de comunicação. No projeto do codificador, estabeleceu-se um modelo baseado na arquitetura de seus componentes. Realizaram-se as simulações e a estimativa do consumo de recursos, oferecidos pela ferramenta ISE11 de Xilinx. Estudaram-se também os esquemáticos resultantes que validaramo desempenho e a profundida de lógicado circuito desenvolvido. Obteve-seum projeto reconfigurável baseado em um modelo de habilitação de etapas, o que oferece uma alta eficiência notocante a recursos de síntese.Este artículo presenta la configuración paramétrica de un codificador Reed Solomon, mediante lenguaje descriptorde hardware VHDL, orientado aaplicaciones de radio cognitivo, sobre dispositivos FPGA, los cuales soportan la reconfiguración del hardware. A través de un módulo de selección de parámetros diseñado en VHDL y una arquitectura modular, con concatenación de etapas y señales habilitadoras, se permite configurar en el hardware el número de símbolos de información en losRS (255,k), pues son codificadores ampliamente manejados en diversos protocolos de comunicación. En el diseño del codificador, se estableció un modelo basado en la arquitectura de sus componentes; se realizaron las simulaciones y la estimación del consumo de recursos, ofrecidos por la herramienta ISE 11 de Xilinx, y se estudiaron los esquemáticos resultantes, con lo cual se validó el desempeño y profundidad lógica del circuito desarrollado. Así se obtuvo un diseño reconfigurable basado en un modelo de habilitación de etapas, lo que ofrece una alta eficiencia en cuanto a recursos de síntesis.