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dc.contributor.advisorGerlein Reyes, Eduardo Andrés
dc.contributor.authorVargas Rincón, Sergio Andrés
dc.date.accessioned2018-11-21T20:05:00Z
dc.date.accessioned2020-04-16T16:35:05Z
dc.date.accessioned2023-05-11T17:26:08Z
dc.date.available2018-11-21T20:05:00Z
dc.date.available2020-04-16T16:35:05Z
dc.date.available2023-05-11T17:26:08Z
dc.date.created2018-06-01
dc.identifier.urihttps://hdl.handle.net/20.500.12032/108374
dc.description.abstractEl presente trabajo de grado consistió en el desarrollo de un enrutador para redes de comunicación en sistemas con múltiples núcleos que permitiera la parametrización del tamaño de trama y la profundidad de los buffers. También debía permitir la reconfiguración del algoritmo de enrutamiento implementado. El desarrollo se realizó sobre un sistema de desarrollo FPGA usando el lenguaje de descripción de Hardware VHDL.spa
dc.formatPDFspa
dc.format.mimetypeapplication/pdfspa
dc.language.isospaspa
dc.publisherPontificia Universidad Javerianaspa
dc.rights.urihttp://creativecommons.org/licenses/by-nc-nd/4.0/*
dc.subjectRedes sobre chipspa
dc.subjectRedes de conexión de múltiples procesadoresspa
dc.subjectSistemas sobre chipspa
dc.titleEnrutador reconfigurable en FPGA para aplicaciones network on chipspa


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010618_TG1737_A ... gurable en FPGA_Vargas.rar243.2Kbapplication/rarView/Open
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