Enrutador reconfigurable en FPGA para aplicaciones network on chip
| dc.contributor.advisor | Gerlein Reyes, Eduardo Andrés | |
| dc.contributor.author | Vargas Rincón, Sergio Andrés | |
| dc.date.accessioned | 2018-11-21T20:05:00Z | |
| dc.date.accessioned | 2020-04-16T16:35:05Z | |
| dc.date.accessioned | 2023-05-11T17:26:08Z | |
| dc.date.available | 2018-11-21T20:05:00Z | |
| dc.date.available | 2020-04-16T16:35:05Z | |
| dc.date.available | 2023-05-11T17:26:08Z | |
| dc.date.created | 2018-06-01 | |
| dc.identifier.uri | https://hdl.handle.net/20.500.12032/108374 | |
| dc.description.abstract | El presente trabajo de grado consistió en el desarrollo de un enrutador para redes de comunicación en sistemas con múltiples núcleos que permitiera la parametrización del tamaño de trama y la profundidad de los buffers. También debía permitir la reconfiguración del algoritmo de enrutamiento implementado. El desarrollo se realizó sobre un sistema de desarrollo FPGA usando el lenguaje de descripción de Hardware VHDL. | spa |
| dc.format | spa | |
| dc.format.mimetype | application/pdf | spa |
| dc.language.iso | spa | spa |
| dc.publisher | Pontificia Universidad Javeriana | spa |
| dc.rights.uri | http://creativecommons.org/licenses/by-nc-nd/4.0/ | * |
| dc.subject | Redes sobre chip | spa |
| dc.subject | Redes de conexión de múltiples procesadores | spa |
| dc.subject | Sistemas sobre chip | spa |
| dc.title | Enrutador reconfigurable en FPGA para aplicaciones network on chip | spa |
Arquivos deste item
| Arquivos | Tamanho | Formato | Visualização |
|---|---|---|---|
| 010618_TG1737_A ... gurable en FPGA_Vargas.rar | 243.2Kb | application/rar | Visualizar/ |
| Sergio Andrés Vargas Rincón_Cartas.pdf | 2.934Mb | application/pdf | Visualizar/ |
| Sergio Andrés Vargas Rincón.pdf | 3.305Mb | application/pdf | Visualizar/ |
Este item aparece na(s) seguinte(s) coleção(s)
Exceto quando indicado o contrário, a licença deste item é descrito como http://creativecommons.org/licenses/by-nc-nd/4.0/