| dc.contributor.author | Delgadillo-Casas, Francisco J. | |
| dc.date.accessioned | 2019-09-05T15:35:41Z | |
| dc.date.accessioned | 2023-03-21T21:08:41Z | |
| dc.date.available | 2019-09-05T15:35:41Z | |
| dc.date.available | 2023-03-21T21:08:41Z | |
| dc.date.issued | 2019-06 | |
| dc.identifier.citation | Delgadillo-Casas, F. J. (2019). Reporte de formación complementaria en área de concentración de sistemas digitales. Trabajo de obtención de grado. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO. | es |
| dc.identifier.uri | https://hdl.handle.net/20.500.12032/75624 | |
| dc.description | El presente trabajo contiene proyectos enfocados en el diseño de sistemas digitales utilizando principalmente herramientas utilizadas en la industria, tales como: OVM, UVM, SystemVerilog, ModelSim, QuestaSim y FPGAs. Los proyectos presentados a continuación se enfocan en arquitectura de computadoras modernas. Se desarrolló un sistema RISC, basado en arquitectura MIPS segmentado (pipeline), predictor de saltos (Jump Predictor Unit), detector de errores (Hazzard Unit), unidad de acarreo (Fordward Unit) y con un sistema de memoria temporal (cache). También se implementó el protocolo MESI para mantener la coherencia de la memoria cache con la memoria principal (RAM).
Además cada proyecto se elaboró en base a estándares usados en la industria. Incluyendo el orden en el proceso de diseño de un circuito integrado: la generación de especificaciones de diseño (Hardware Architecture Specification HAS), creación de un plan de pruebas (test plan), creación de un ambiente de verificación formal en System Verilog (test bench), creación de las pruebas, ejecución de las pruebas y por último detección de errores en el diseño y corrección de los mismos. | es |
| dc.language.iso | spa | es |
| dc.publisher | ITESO | es |
| dc.rights.uri | http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-2.5-MX.pdf | es |
| dc.subject | Verificacion de Sistemas Digitales | es |
| dc.subject | Diseño Sistemas Digital | es |
| dc.subject | Open Verification Metodology | es |
| dc.subject | System Verilog | es |
| dc.subject | Arquitectura de Computadoras | es |
| dc.subject | Verificación Formal de Sistemas Digitales | es |
| dc.subject | MIPS | es |
| dc.subject | MIPS Architecture | es |
| dc.title | Reporte de formación complementaria en área de concentración de sistemas digitales | es |
| dc.type | info:eu-repo/semantics/masterThesis | es |
