| dc.contributor.author | Hernández-Meza, Enrique I. | |
| dc.date.accessioned | 2017-11-08T23:38:56Z | |
| dc.date.accessioned | 2023-03-21T19:29:30Z | |
| dc.date.available | 2017-11-08T23:38:56Z | |
| dc.date.available | 2023-03-21T19:29:30Z | |
| dc.date.issued | 2017-09 | |
| dc.identifier.citation | Hernández-Meza, E. I. (2017). Reporte de formación complementaria en área de concentración en Diseño de Sistemas Digitales. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO. | es |
| dc.identifier.uri | https://hdl.handle.net/20.500.12032/74647 | |
| dc.description | En este trabajo se presentan los proyectos en los que se trabajó dentro del área de especialidad de Diseño de Sistemas Digitales. En la asignatura de Diseño de sistemas digitales, se desarrolló un microprocesador MIPS Básico Multi-ciclo, con el que se mostró la implementación en físico del procesador MIPS en un FPGA Spartan II, con etapa para el manejo de datos externo (teclado) y externo (visualización de resultados en pantalla LCD), y al que se le proporcionó un programa en ensamblador que realizaba las funciones de una calculadora aritmética hexadecimal. Dicho programa era fácilmente intercambiable por medio de una memoria NVRAM y enmarcó las bases para la utilización de técnicas de optimización para mejorar el desempeño de las arquitecturas y algoritmos que favorecen la velocidad y la potencia de cómputo. En Diseño de microprocesadores, se conceptualizó la realización de un microprocesador superescalar de arquitectura avanzada que implementó el conjunto de instrucciones MIPS R4000. El resultado final fue la entrega del microprocesador superescalar implementado en un FPGA Virtex6; se logró la optimización y desempeño de las unidades de predicción y saltos (branch prediction), de control especulativo y buffers de reordenamiento (ROB), así como la preparación para el manejo de protocolos de coherencia en memorias cache y diseño de anillos. En Arquitectura de microprocesadores, se trabajó en el desarrollo de una propuesta para determinar dinámicamente el cálculo del tamaño ideal de un bloque de memoria cache utilizado en un microprocesador experimental y cuya inclusión del algoritmo se realizó en la etapa de issue, distpatch y writeback. | es |
| dc.language.iso | spa | es |
| dc.publisher | ITESO | es |
| dc.rights.uri | http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-2.5-MX.pdf | es |
| dc.subject | Arquitectura de Microprocesadores | es |
| dc.subject | Diseño de Microprocesadores | es |
| dc.subject | Diseño de Sistemas Digitales | es |
| dc.title | Reporte de formación complementaria en área de concentración en Diseño de Sistemas Digitales | es |
| dc.type | info:eu-repo/semantics/masterThesis | es |
