| dc.contributor.author | Aguilera-Galicia, Cuauhtémoc R. | |
| dc.date.accessioned | 2019-04-12T16:11:07Z | |
| dc.date.accessioned | 2023-03-21T19:29:23Z | |
| dc.date.available | 2019-04-12T16:11:07Z | |
| dc.date.available | 2023-03-21T19:29:23Z | |
| dc.date.issued | 2019-03 | |
| dc.identifier.citation | Aguilera-Galicia, C. R. (2019). Design and Implementation of Reciprocal Square Root Units on Digital ASIC Technology For Low Power Embedded Applications. Tesis de doctorado, Doctorado en Ciencias de la Ingeniería. Tlaquepaque, Jalisco: ITESO. | es |
| dc.identifier.uri | https://hdl.handle.net/20.500.12032/74581 | |
| dc.description | Current and emerging applications of information and communication technologies (ICT), such as the internet of things (IoT), smart cities, autonomous vehicles, among others, demand more efficient and smaller size electronic and computer systems. This imposes challenges to electronic designers, to create the corresponding systems with low-power consumption, small size, and short development times for a world market. In this scenario, the development of systems on chips (SOC) is an attractive and viable solution because SOC technologies allow tailored designs in nanometric technologies, and with architectures and technologies for low-power consumption. A SOC is developed by the integration of multiple small modules previously designed and verified. These modules are known as semiconductor intellectual properties or IP cores. This doctoral dissertation proposes the design and implementation of IP cores implemented on ASIC technology. Specifically, this document presents the design and implementation of two IP cores to calculate the reciprocal of the square root (RSR). The RSR operation is one of the most complex fundamental operations; its execution requires several clock cycles and it is highly demanding of hardware resources. This operation is used in wireless communication systems, images rendering for multimedia systems, among other applications. The implemented algorithm to calculate the RSR operation is based on the Newton-Raphson method, were the seed is provided by a piecewise-polynomial approximation. The first proposed IP core, 2C-RSR, uses 16-bit fixed-point arithmetic. The 2C-RSR was manufactured by MOSIS on 130 nm CMOS ASIC technology. Experimental measurements of the proposed integrated circuit are compared with corresponding existing designs; the results show that the low latency and low-power consumption characteristics of the 2C-RSR are suitable for low power and low-computational cost embedded-system applications. The second proposed IP core, HF-2cRSR, also calculates the RSR operation and it uses half-precision floating-point (FP16) arithmetic to perform the computation. This arithmetic format is defined by the IEEE 754-2008 standard. In addition to performing the logic synthesis of the HF-2cRSR on ASIC technology, it was also implemented on two FPGA technologies with the purpose of comparing with commercial IP cores from Intel and Xilinx. The results show the advantages of the HF-2cRSR low latency on its throughput, and the impact of the FP16 format on the utilized resources. | es |
| dc.description | Aplicaciones emergentes tales como el internet de las cosas (IoT, por sus siglas en inglés), ciudades inteligentes y vehículos autónomos, demandan sistemas electrónicos más eficientes y más pequeños. Esto impone la necesidad de desarrollar dichos sistemas con bajo consumo de energía, tamaño reducido y tiempos de desarrollo cortos para un mercado mundial. En este escenario, el desarrollo de sistemas en circuito integrado (SOC, por sus siglas en inglés) es una solución atractiva y viable, ya que las tecnologías SOC permiten realizar diseños a la medida, en tecnologías nanométricas y con arquitecturas y tecnologías para bajo consumo de potencia. Un SOC se desarrolla con la integración de múltiples módulos pequeños previamente diseñados y verificados, los cuales son conocidos como propiedades intelectuales de semiconductor o núcleos IP. Esta tesis doctoral plantea el diseño e implementación de núcleos IP implementados en tecnologías de circuito integrado de aplicación específica (ASIC, por sus siglas en inglés). En particular se presenta el diseño e implementación de dos núcleos IP para calcular el recíproco de la raíz cuadrada (RSR, por sus siglas en inglés). La operación RSR es una de las operaciones fundamentales más complejas; su ejecución requiere varios ciclos de reloj y es altamente demandante de recursos de hardware. Esta operación es utilizada en sistemas de comunicaciones inalámbricas, renderizado de imágenes en sistemas multimedia, entre otras aplicaciones. El algoritmo implementado para calcular la operación RSR está basado en el método de Newton-Raphson, donde la semilla es proporcionada por una aproximación polinomial por partes. El primer núcleo IP propuesto, 2CRSR, utiliza aritmética de punto fijo con 16 bits, el cual fue manufacturado por MOSIS en tecnología ASIC CMOS de 130 nm. Mediciones del circuito integrado propuesto son comparadas con las de diseños existentes; los resultados muestran que las características de baja latencia y bajo consumo de potencia de la IP 2C-RSR, son adecuadas para aplicaciones en sistemas embebidos de bajo consumo de potencia y bajo costo computacional. El segundo núcleo IP propuesto, HF2cRSR, también calcula la operación RSR y utiliza aritmética de punto flotante de media precisión (FP16); este formato está definido en el estándar 754-2008 del IEEE. La IP HF-2cRSR fue implementada en dos tecnologías FPGA con el propósito de ser comparado con núcleos IP comerciales de Intel y Xilinx. Los resultados muestran las ventajas de la baja latencia del HF2cRSR en su rendimiento, y el impacto del formato FP16 en los recursos utilizados. | |
| dc.language.iso | eng | es |
| dc.publisher | ITESO | es |
| dc.rights.uri | http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-ND-2.5-MX.pdf | es |
| dc.subject | Reciprocal Square Root | es |
| dc.subject | Digital ASIC | es |
| dc.subject | Newton-Raphson | es |
| dc.subject | Piecewise Polynomial Approximation | es |
| dc.subject | Floating Point Arithmetic | es |
| dc.subject | Fixed Point Arithmetic | es |
| dc.title | Design and Implementation of Reciprocal Square Root Units on Digital ASIC Technology For Low Power Embedded Applications | es |
| dc.type | info:eu-repo/semantics/doctoralThesis | es |
