| dc.contributor.author | Toledo-Ojeda, Oscar | |
| dc.date.accessioned | 2018-01-04T19:02:28Z | |
| dc.date.accessioned | 2023-03-10T17:00:00Z | |
| dc.date.available | 2018-01-04T19:02:28Z | |
| dc.date.available | 2023-03-10T17:00:00Z | |
| dc.date.issued | 2017-11 | |
| dc.identifier.citation | Toledo-Ojeda, O. (2017). Diseño e implementación del módulo analógico de recepción para un SerDes en tecnología CMOS de 130nm. Trabajo de obtención de grado, Especialidad en Diseño de Sistemas en Chip. Tlaquepaque, Jalisco: ITESO. | es |
| dc.identifier.uri | https://hdl.handle.net/20.500.12032/69958 | |
| dc.description | Las comunicaciones seriales de datos de alta velocidad han sido utilizadas de múltiples formas en diferentes aplicaciones, tales como la comunicación entre microprocesadores y memorias. Los dispositivos SerDes (Serializador/De-Serializador) de alta velocidad son una de las formas dominantes de entradas/salidas de la mayoría de los circuitos integrados de alta integración, pues transfieren datos seriales entre circuitos integrados a velocidades de hasta 10 gigabits por segundo. Los principales bloques funcionales de un SerDes son: la etapa analógica de recepción, la etapa analógica de transmisión, el sistema digital de deserialización, el sistema digital de serialización y el módulo de pruebas. En ese trabajo se presenta el diseño y la implementación física de la etapa analógica de recepción para un SerDes con una velocidad de datos de 10|100|1000Mbps adecuado para el Protocolo SMGII. La etapa de recepción analógica propuesta consiste en tres bloques principales: un amplificador diferencial de alta velocidad, un circuito CML a CMOS y un circuito de polarización. En este trabajo también se presenta la metodología de diseño de cada uno de los bloques de la etapa analógica de recepción, así como su verificación pre-layout, implementación de layout e integración con el chip SerDes. | es |
| dc.description | The high speed data serial communication has been used in many applications,
such as microprocessors, memories, and off-chip communications. High Speed SerDes devices
have become the dominant form of the input/outputs interfaces of most high density integrated
circuits, transferring serial data between chips at rates up to 10 gigabits per second. The main
blocks of a SerDes device are: analog receiver, analog transmitter, deserializer digital system,
serializer digital system and test module. This work presents the design and physical
implementation of the analog receiver for a SerDes chip with a data rate of 10/100/1000Mbps
adequate for a SGMII protocol. The proposed analog receiver consists of three main modules: a
high-speed differential amplifier, a CML to CMOS circuit and a bias circuit. Also in this work, a
design methodology of each of the blocks of the analog receiver is presented. A pre-layout
verification and layout implementation is performed in order to finally integrate it into a SerDes
chip | |
| dc.description.sponsorship | ITESO, A. C. | es |
| dc.description.sponsorship | Consejo Nacional de Ciencia y Tecnología | es |
| dc.language.iso | spa | es |
| dc.publisher | ITESO | es |
| dc.rights.uri | http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-2.5-MX.pdf | es |
| dc.subject | Receptor Analógico | es |
| dc.subject | SerDes | es |
| dc.title | Diseño e implementación del módulo analógico de recepción para un SerDes en tecnología CMOS de 130nm | es |
| dc.type | info:eu-repo/semantics/academicSpecialization | es |
