Efeito de corpo em transistores SOI de porta dupla vertical

Abstract

Este trabalho tem como objetivo apresentar um estudo da influência da polarização de substrato ou porta inferior em dispositivos FinFET SOI com paredes paralelas e canal n, por meio de simulações numéricas tridimensionais. O FinFET possui maior controle das cargs na região ativa em relação aos transistores SOI planares, por isso é mais imune aos efeitos de canal curto. São estruturas que apresentam dimensões na ordem de dezenas de nanômetros. Os dispositivos FinFETs estudados são estruturas de porta dupla. O que se deseja, é analisar o comportamento do parâmetro da tensão limiar (Vth) para inversão na interface óxido de porta e região ativa de silício (1ª interface) do dispositivo para as variações positivas e negativas de tensão aplicada na porta inferior (sbstrato). Realiza-se uma análise da distribuição de cargas e do comportamento da tensão de limiar devido à influência das portas laterais e da porta inferior na 2ª interface do dispositivo, levando-se em consideração a variação da largura Vfin e a variação da concentração de dopagem Na. Através desta análise demonstra-se que os dispositivos FinFETs com largura (Wfin) menor apresentam uma menor influência da polarização de porta inferior na região ativa de silício, o que siginifica um menor efeito de corpo e que é caracterizado pela menor inclinação na curva característica da tensão limiar (Vth) em função da tensão de porta inferior (Vg2). Este fato traz vantagens em termos de parâmetros elétricos e características operacionais, tais como o controle de dreno pela porta, menor inclinação de sunblimiar, menor variação daamplitude da tensão de limiar e aumento no intervalo de valores de tensão de substrato em que o dispositivo permanece totalmente depletado. Além disso, observa-se que os dispositivos estudados não apresentam a 2ª interface totalmente acumulada em nenhuma condição de tensão substrato (até- 30V), quando a primeira interface encontra-se invertida. Este fato deve-se ao compartilhamento de uma regiãoativa (cantos inferiores) que pertencem às duas interfaces. Sendo assim, em função de Vg2, há condições de acumulação parcial da 2ª interface. Esta acumulaçãosurge inicialmente no centro da seção transversal e, conforme a tensão de substrato torna-se mais negativa, esta região acumulada cresce e aproxima-se dos cantos. Como consequência há leve (quantificada no trabalho) variação da tensão de limiar com Vg2, mesmo para acumulação na 2ª interface, o que não se observa em dispositivos planares. A dependência da tensão limiar com a polarização de substrato ficou bem caracterizada nos FinFETs estudados, bem como a distribuição da densidade de corrente

The purpose of this work is to present a study of the substrate or back-gate bias influence in an channel FinFET SOI device with parallel sidewalls, based on threedimension numeric simulations. The FinFET has a better channel charges control in the active region than planar SOI MOSFET transistors, resulting in a decrease of the the short channel effects. This structures present nanoscale dimensions> The FinFETs SOI devices studied are dual gate structures. The analysis is based on behaviour of parameters thershold voltage Vth2, on the front-gate device influenced by negatives and positives variations of the bias applied on the back-gate (sbstrate). Carrying out one analyse of the charges distribution on behaviour of thershold voltage when the back interface is influenced by lateral gates and back-gate, having variationson the width Wfin and variations of the doping concentration (Na). Through this analyses has been demonstrated that FinFETs devices with narrow widths, Wfin, have a low influence in the silicon film from the back-gate bias, which result in a lower body effect and it is observed by the reduced slope of Vth(Vg2) curve characteristic. The advantages which can obtained by this fact in terms of electrical parametersand operations characteristics are control of the higher drain current by the front-gate, lower subthreshold slope, lower difference on therhold voltage variations and increase on the break in of values of the substrate voltage in a fully depledted device condition. Besides, has been observed that the studied devices not have the back interface fully accumulated in not any condition of substrate voltage (until - 30V), when the front interfaceis inveted. This fact is owing to sharing of the one active silicon region (bottom corners) that belongs simultaneously to the both interfaces. Hence, there is in function of Vg2 conditions to be the back interface partially accumulated. This accumulation layer begins on the center of the crosssection structure, and according to the substrate voltage is more negative, the accumulated region approach to the corners. Hence, there is a light variation (evaluated on the study) of threshold voltage with back-gate voltage (Vg2), evenfor accumulation at the back interface, which is not observed on planar devices. The dependence of threshold voltage with the substrate bias has been well characterized in FinFETs studied, such as the distribution of current density