Proposta de uma nova estrutura para a medida do autoaquecimento em nanofios transistores MOS

Abstract

Com o objetivo de propor uma alternativa de caracterização para o fenômeno de autoaquecimento, este trabalho inicialmente apresenta simulações numéricas para uma análise do comportamento térmico em um transistor MOS nanofio transistor MOS fabricado na tecnologia SOI, verificando a incidência do autoaquecimento no componente estudado. Em seguida uma nova estrutura é proposta em ambiente de simulação, composta de um diodo PIN paralelo ao transistor MOS compartilhando o mesmo metal de porta para melhorar o acoplamento térmico e consequentemente a precisão da extração. Diversas simulações alterando parâmetros como o comprimento do canal dos componentes, a temperatura dos arredores e a distância entre os dispositivos e demonstram o fluxo de parte do calor gerado pelo transistor para o diodo PIN vizinho. Um novo método foi proposto para calibração da estrutura empregando a modulação da distância entre o transistor e o diodo para encontrar a temperatura média do componente, possibilitando também encontrar a equação empírica que rege o comportamento térmico do transistor. A estrutura simulada demonstrou ser um método viável para estimativa do calor gerado em um transistor de dimensões reduzidas, apresentando taxa de erro mínima, inferior a 6%, em uma grande faixa de temperaturas

Aiming to propose an alternative method for characterizing the self-heating effect, this work initially presents numerical simulations for analyzing the thermal behavior of a nanowire transistor MOS transistor manufactured using SOI technology, verifying the impact of self-heating on the studied component. Subsequently, a new structure is proposed in a numerical simulation environment, consisting of a PIN diode parallel to a nanowire transistor MOS, sharing the same gate stack metals to improve thermal coupling and, consequently, the accuracy of the extraction. Several simulations, changing parameters such as the channel length of the components, ambient temperature, and the distance between the devices, demonstrate the flow of some of the heat generated by the transistor to the neighboring PIN diode. A new method was proposed for calibrating the structure by modulating the distance between the transistor and the diode to find the average temperature of the component, also enabling the determination of the empirical equation that rules the thermal behavior of the specified transistor. The simulated structure proved to be a viable method for estimating the heat generated in a reduced-dimension transistor, presenting minimal error rate, less than 6%, over a wide temperature range