| dc.contributor.advisor | Salim-Maza, Manuel | |
| dc.contributor.author | Arredondo-Sandoval, Luis E. | |
| dc.date.accessioned | 2023-11-09T20:59:03Z | |
| dc.date.accessioned | 2025-03-26T14:10:10Z | |
| dc.date.available | 2023-11-09T20:59:03Z | |
| dc.date.available | 2025-03-26T14:10:10Z | |
| dc.date.issued | 2023-06 | |
| dc.identifier.citation | Arredondo-Sandoval, L. E. (2023). Optimization of Electrical Validation and Debug Time in Reference Clocks. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO. | es_MX |
| dc.identifier.uri | https://hdl.handle.net/20.500.12032/160399 | |
| dc.description | La Validación Eléctrica y depuración, a nivel de sistema, de las señales de reloj de referencia, requiere muchos conocimientos y habilidades de Integridad de Señal y Alta Frecuencia. La intención de este trabajo es mejorar la metodología de validación actual e incrementar el conocimiento técnico, de esta manera nuestro equipo de validación podrá encontrar defectos y causas raíz rápidamente. Estaremos analizando, modelando y simulando los principales cuatro casos de depuración vistos en los ciclos de validación anteriores, diseñando y utilizando búferes de reloj con impedancia controlada, así como líneas de transmisión. El resultado obtenido es que, aparte de haber creado habilidades y conocimiento, también estamos observando muy buena correlación entre la simulación y el comportamiento real de nuestros productos. | es_MX |
| dc.language.iso | eng | es_MX |
| dc.publisher | ITESO | es_MX |
| dc.rights.uri | http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-2.5-MX.pdf | es_MX |
| dc.subject | Electrical | es_MX |
| dc.subject | Validation | es_MX |
| dc.subject | Debug | es_MX |
| dc.title | Optimization of Electrical Validation and Debug Time in Reference Clocks | es_MX |
| dc.type | info:eu-repo/semantics/masterThesis | es_MX |
| dc.type.version | info:eu-repo/semantics/acceptedVersion | es_MX |
