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dc.contributor.authorSandoval Ruiz, Cecilia E.
dc.contributor.authorFedón, Antonio
dc.date.accessioned2020-04-16T17:27:43Z
dc.date.accessioned2023-05-11T19:22:07Z
dc.date.available2020-04-16T17:27:43Z
dc.date.available2023-05-11T19:22:07Z
dc.date.created2010-10-26
dc.identifierhttp://revistas.javeriana.edu.co/index.php/iyu/article/view/922
dc.identifier.issn2011-2769
dc.identifier.issn0123-2126
dc.identifier.urihttps://hdl.handle.net/20.500.12032/113895
dc.description.abstracten este artículo se presenta una recopilación de las bases teóricas empleadas para diseñar bloques funcionales del codificador/decodificador Reed-Solomon y una metodología de diseño orientada a tecnología FPGA. Inicialmente se presenta el diseño del algoritmo del codificador, luego se concibe la arquitectura y se captura el diseño de hardware mediante el empleo de VHDL y la herramienta de sintaxis Xilinx ISE 6.1. Finalmente se lleva a cabo la validación del comportamiento del codificador con ModelSim 5.7 mediante simulaciones de los módulos. Las operaciones en los campos finitos de Galois, GF(2m), son la base de varios algoritmos en el área de corrección de errores y procesamiento digital de señales. Sin embargo, los cálculos requeridos demandan gran cantidad de tiempo al ser implementados a través de software; por razones de desempeño y seguridad es preferible implementar los algoritmos en hardwarespa
dc.formatPDFspa
dc.format.mimetypeapplication/pdfspa
dc.language.isospa
dc.publisherPontificia Universidad Javerianaeng
dc.relation.urihttp://revistas.javeriana.edu.co/index.php/iyu/article/view/922/521
dc.titleReed-solomon digital encoder/decoder for reconfigurable hardwarespa


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