Karatsuba en FPGA
| dc.contributor.advisor | Giraldo Carvajal, Juan Carlos | |
| dc.contributor.author | Hernández Garzón, Iván Andrés | |
| dc.date.accessioned | 2021-07-26T15:30:51Z | |
| dc.date.accessioned | 2023-05-11T17:13:07Z | |
| dc.date.available | 2021-07-26T15:30:51Z | |
| dc.date.available | 2023-05-11T17:13:07Z | |
| dc.date.created | 2012 | |
| dc.identifier.uri | https://hdl.handle.net/20.500.12032/105413 | |
| dc.description.abstract | Implementación en FPGA (Field Programmable Gate Array) de un multiplicador de enteros de 128 bit, sin tener en cuenta el signo, el principal objetivo del diseño es la velocidad para obtener la respuesta, para ello se emplea el algoritmo de Karatsuba, el cual se explica brevemente; siguiendo una metodología con perspectiva ?Top-Down? se diseñó la arquitectura del sistema y se describió en VHDL (Very High Speed Integrated Circuit Hardware Description Language), mediante el software Quartus II se programó en una FPGA Stratix II, se creó una interfaz para el usuario con un protocolo de prueba. | spa |
| dc.format | spa | |
| dc.format.mimetype | application/pdf | spa |
| dc.language.iso | spa | spa |
| dc.publisher | Pontificia Universidad Javeriana | spa |
| dc.rights.uri | http://creativecommons.org/licenses/by-nc-nd/4.0/ | * |
| dc.subject | Multiplicación | spa |
| dc.title | Karatsuba en FPGA | spa |
Arquivos deste item
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|---|---|---|---|
| HernandezGarzonIvanAndres2012.pdf | 770.6Kb | application/pdf | Visualizar/ |
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