| dc.contributor | Toselli, Eduardo Daniel | |
| dc.contributor | Castagnola, Juan Luis | |
| dc.creator | Capaldi, Valentín | |
| dc.date | 2010-02-05 | |
| dc.date.accessioned | 2022-09-21T22:00:51Z | |
| dc.date.available | 2022-09-21T22:00:51Z | |
| dc.identifier | http://pa.bibdigital.ucc.edu.ar/1436/1/TF_Capaldi.pdf | |
| dc.identifier.uri | https://hdl.handle.net/20.500.12032/44354 | |
| dc.description | El presente es el trabajo final de la carrera de Ingeniería Eléctrica/Electrónica de la Universidad Católica de Córdoba. Éste nació como un proyecto de la capacitación de la empresa para la cual actualmente estoy trabajando, Clariphy Argentina S.A.
La idea principal fué desarrollar un PLL totalmente integrado utilizando una tecnología CMOS de 65nm, con 5GHz de salida en base a una frecuencia de referencia de
156.25MHz. La aplicación de este circuito será como generador de clock con bajo jitter de salida para otros circuitos.
En primera instancia el circuito fue estudiado detenidamente, con una extensa investigación sobre lo que actualmente existe desarrollado. Luego se continuó con la simulación utilizando modelos a nivel de sistema para corroborar la factibilidad de desarrollo, estimar los parámetros de diseño, la estabilidad y para tener una primera aproximación del funcionamiento del sistema a esa velocidad antes de comenzar con el análisis a nivel circuital. Una vez cumplidas estas simulaciones y verificada la factibilidad del diseño, se realizó una investigación más profunda sobre las posibles arquitecturas de cada uno de los bloques comparando las ventajas y desventajas de cada una de ellas.
Básicamente el circuito esta constituído por 5 bloques fundamentales:
1. Detector de fase
2. Charge-Pump
3. Filtro pasa bajos
4. Oscilador controlado por tensión
5. Divisor
La empresa propuso este trabajo a dos de sus actuales empleados, Aguirre Alejandro y Capaldi Valentín. Si bien todo el estudio y diseño del proyecto se realizó en
conjunto, se decidió dividir tareas para agilizar los tiempos de realización. De esta manera, los bloques 1, 2, 3 y 5 fueron realizados por quien entrega este trabajo,
mientras que el oscilador controlado por tensión desarrollado en el Capítulo 3 se presenta como un aporte de Alejandro Aguirre con quién ha sido un enorme placer
trabajar en conjunto durante todo este tiempo. Este bloque, ademas de las particularidades de diseño que posee a una velocidad de 5GHz, presenta la dificultad de tener que realizar el modelado y simulación con la mayor exactitud posible del inductor sobre el proceso de fabricación. Este elemento es clave y crítico dentro del VCO.
Todo el circuito fué simulado bajo 6 corners cumpliendo con las especificaciones en todos de ellos, quedando como se denomina comúnmente “listo para la realización
de la máscara” (Lay-Out ready). Esto implica que en las simulaciones se agregaron capacidades parásitas y que se tuvieron en cuenta las reglas de electro-migración
recomendadas por el fabricante entre otras cosas.
La organización de este informe es la siguiente: En el Capítulo 1 se realiza una introducción a los PLL, a su comportamiento dinámico y a su estudio analítico, mientras que en el Capítulo 2 se realiza un análisis detallado del ruido de fase, característica muy importante si desea conseguir un circuito de bajo ruido (o bajo jitter).
A continuación del capítulo 2, se decidió dividir el trabajo en dos grandes partes, por un lado la Parte A donde se analizan, estudian y explican las topologías de cada uno de los bloques que componen a un PLL; y por otro lado la Parte B que se encarga de presentar los bancos de prueba (TestBench) y simulaciones de cada uno de dichos
bloques para corroborar su correcto funcionamiento.
Por último, en la Conclusión, se resumen todos los contenidos aprendidos durante la realización de este trabajo, los problemas que fueron surgiendo en el transcurso del diseño, las soluciones planteadas y las cuestiones a tener en cuenta en los futuros trabajos de este tipo. | |
| dc.description | Fil: Capaldi, Valentín. Universidad Católica de Córdoba. Facultad de Ingeniería; Argentina | |
| dc.format | application/pdf | |
| dc.language | spa | |
| dc.relation | http://pa.bibdigital.ucc.edu.ar/1436/ | |
| dc.rights | info:eu-repo/semantics/openAccess | |
| dc.rights | https://creativecommons.org/licenses/by-nc-sa/4.0/deed.es | |
| dc.source | Capaldi, Valentín (2010) Implementación de un PLL de alta velocidad totalmente integrado en tecnología de 65nm. Universidad Católica de Córdoba [Tesis de Grado]. | |
| dc.subject | TK ingeniería eléctrica. Ingeniería electrónica nuclear | |
| dc.title | Implementación de un PLL de alta velocidad totalmente integrado en tecnología de 65nm | |
| dc.type | info:eu-repo/semantics/bachelorThesis | |
| dc.type | info:ar-repo/semantics/trabajo final de grado | |
| dc.type | info:eu-repo/semantics/acceptedVersion | |
